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広告Yosys - - Verilog RTL論理合成用のフレームワーク
| メインページ | http://www.clifford.at/yosys/
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| 参考ページ1 | http:// | |
| 参考ページ2 | http:// | |
| 概要 | Verilog RTL論理合成用のフレームワーク | |
| カテゴリ | [研究・開発・設計/FPGA・CPLD ], [研究・開発・設計/その他(研究、開発、設計) ] | |
| 関連ソフト | Arachne-pnr | |
| 検索 | YosysをGoogleで検索 | |
| ライセンス | フリー | |
| Debianパッケージ | yosys
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| Ubuntuパッケージ | yosys
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| RPMパッケージ | yosys
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| FreeBSD Ports | yosys
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| 登録日 | 2014-11-19 | |
説明
Verilog RTL論理合成用のフレームワーク
